D Flip-flop, Data Flip-flop, Delay Flip-flop   D 플립플롭

1. D 플립플롭

  ㅇ D(데이터), Clk(클럭) 두 입력을 갖는, 가장 간단한 플립플롭
       


2. D 플립플롭의 진리표, 논리식(부울식), 상태도

  

 
3. D 플립플롭의 구현 (마스터-슬레이브형 D 플립플롭)

  

  ㅇ 2개의 게이트형 D 래치(Gated D Latch) 및 1개의 인버터로 구현
     - Clk `0` 일때, 첫째 D 래치는 입력 D를 그대로 첫째 출력에 전달, 
                     둘째 D 래치는 현재 Q 출력을 저장(유지)
     - Clk `1` 일때, 첫째 D 래치 출력은 현재 D 값을 저장(유지), 
                     둘째 D 래치는 첫째 출력을 그대로 둘째 출력 Q에 전달함


4. D 플립플롭의 특징

  ㅇ 출력 의존성
     - D 래치와 달리, D 플립플롭은, 입력 D(데이터)가 아닌 Clk(클럭)에 반응하며 출력이 변하게 됨

  ㅇ D 플립플롭은, 지연 소자(Delay Element)의 일종
     - 입력이 다음 활성 클럭이 나타낼 때까지 지연된 후 출력됨
        . 다음 출력 값(상태 값) Q(t+1) 이,
        . 그 이전의 출력 값(현재 상태) Q(t)와는 무관
        . 활성 클럭 직전의 입력 D(t) 값으로 됨

         

  ㅇ 용도 
     - 주로, 버퍼용으로 많이 사용

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